Спроектировать VHDL модуль на плис

Модуль подготовки данных содержит блок памяти FIFO,
сдвиговый регистр и блок управления. Блок памяти вида FIFO («первый вошел –
первый вышел») необходим для согласования скоростей поступления данных
Dout на вход модулятора (в общем случае эта скорость непостоянна, но ограничена сверху частотой fS) и передачи данных в канал связи. Сигналы записи и чтения FIFO должны иметь длительность,
равную одному периоду синхросигнала. Длительность сигнала готовности входных данных do_v не совпадает с периодом синхросигнала, следовательно, его
нельзя использовать напрямую в качестве сигнала записи FIFO. Необходимо для
каждого поступающего на вход модуля сигнала do_v сформировать один короткий импульс длительностью 1 / fclk, который использовать в качестве команды записи FIFO. Блок управления модуля подготовки должен обеспечивать сдвиг слова в
сдвиговом регистре на один разряд при поступлении сигнала read и параллельную загрузку Dout в сдвиговый регистр при его опустошении в результате сдвигов. При наличии данных на выходе сдвигового регистра блок управления должен удерживать в активном единичном состоянии выходной сигнал valid, который сбрасывается в ноль, если в FIFO нет новых данных, и сдвиговый регистр
освободился от последнего (старшего) разряда